created by : |
generated by : yoesha01 |
generated from : /home/hw/yoesha01/P4/cc_7/cc312_cerberus/env/src/regs/XL/regdb_iot.xlsx |
IDesignSpec rev : idsbatch v 4.12.19.1 |
XML Revision : |
|
|
1 : Chip: CryptoCell | 0x000000000 |
1.1 : Block: PKA | 0x000000000 |
MEMORY_MAP0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP0 | rw | 0x0 | Contains the physical address in memory to map the R0 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP1 | rw | 0x0 | Contains the physical address in memory to map the R1 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP2 | rw | 0x0 | Contains the physical address in memory to map the R2 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP3 | rw | 0x0 | Contains the physical address in memory to map the R3 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP4 | rw | 0x0 | Contains the physical address in memory to map the R4 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP5 | rw | 0x0 | Contains the physical address in memory to map the R5 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP6 | rw | 0x0 | Contains the physical address in memory to map the R6 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP7 | rw | 0x0 | Contains the physical address in memory to map the R7 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP8 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP8 | rw | 0x0 | Contains the physical address in memory to map the R8 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP9 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESERVED0 | rw | 0x0 | Reserved |
10:1 | MEMORY_MAP9 | rw | 0x0 | Contains the physical address in memory to map the R9 register to. |
31:11 | RESERVED1 | rw | 0x0 | Reserved |
MEMORY_MAP10 | |||||||||||||||||||||||||||||||
MEMORY_MAP11 | |||||||||||||||||||||||||||||||
MEMORY_MAP12 | |||||||||||||||||||||||||||||||
MEMORY_MAP13 | |||||||||||||||||||||||||||||||
MEMORY_MAP14 | |||||||||||||||||||||||||||||||
MEMORY_MAP15 | |||||||||||||||||||||||||||||||
MEMORY_MAP16 | |||||||||||||||||||||||||||||||
MEMORY_MAP17 | |||||||||||||||||||||||||||||||
MEMORY_MAP18 | |||||||||||||||||||||||||||||||
MEMORY_MAP19 | |||||||||||||||||||||||||||||||
MEMORY_MAP20 | |||||||||||||||||||||||||||||||
MEMORY_MAP21 | |||||||||||||||||||||||||||||||
MEMORY_MAP22 | |||||||||||||||||||||||||||||||
MEMORY_MAP23 | |||||||||||||||||||||||||||||||
MEMORY_MAP24 | |||||||||||||||||||||||||||||||
MEMORY_MAP25 | |||||||||||||||||||||||||||||||
MEMORY_MAP26 | |||||||||||||||||||||||||||||||
MEMORY_MAP27 | |||||||||||||||||||||||||||||||
MEMORY_MAP28 | |||||||||||||||||||||||||||||||
MEMORY_MAP29 | |||||||||||||||||||||||||||||||
MEMORY_MAP30 | |||||||||||||||||||||||||||||||
MEMORY_MAP31 | |||||||||||||||||||||||||||||||
OPCODE | |||||||||||||||||||||||||||||||
N_NP_T0_T1_ADDR | |||||||||||||||||||||||||||||||
PKA_STATUS | |||||||||||||||||||||||||||||||
PKA_SW_RESET | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | PKA_SW_RESET | wo | 0x0 | The reset mechanism takes about four PKA clock cycles until the reset line is deasserted |
31:1 | RESERVED | wo | 0x0 | Reserved |
PKA_L0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L0 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L1 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L2 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L3 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L4 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L5 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L6 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_L7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
12:0 | PKA_L7 | rw | 0x0 | Size of the operation in bytes. |
31:13 | RESERVED | rw | 0x0 | Reserved |
PKA_PIPE_RDY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | PKA_PIPE_RDY | ro | 0x1 | Indication whether PKA pipe is ready for new OPCODE. |
31:1 | RESERVED | ro | 0x0 | Reserved |
PKA_DONE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | PKA_DONE | ro | 0x1 | Indicates if PKA operation is completed, and pipe is empty. |
31:1 | RESERVED | ro | 0x0 | Reserved |
PKA_MON_SELECT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
3:0 | PKA_MON_SELECT | rw | 0x0 | Defines which PKA FSM monitor is being output. |
31:4 | RESERVED | rw | 0x0 | Reserved |
PKA_VERSION | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_VERSION | ro | 0x | This is the PKA version |
PKA_MON_READ | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_MON_READ | ro | 0x0 | This is the PKA monitor bus register output |
PKA_SRAM_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_SRAM_ADDR | wo | 0x0 | PKA SRAM write starting address |
PKA_SRAM_WDATA | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_SRAM_WDATA | wo | 0x0 | 32 bit write to PKA SRAM: triggers the SRAM write DMA address automatically incremented |
PKA_SRAM_RDATA | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_SRAM_RDATA | r/wc | 0x0 | 32 bit read from PKA SRAM: read - triggers the SRAM read DMA address automatically incremented |
PKA_SRAM_WR_CLR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_SRAM_WR_CLR | wo | 0x0 | Clear the write buffer. |
PKA_SRAM_RADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_SRAM_RADDR | wo | 0x0 | PKA SRAM read starting address |
PKA_WORD_ACCESS | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PKA_WORD_ACCESS | wo | 0x0 | 32 bit read/write data. |
PKA_BUFF_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
11:0 | PKA_BUF_ADDR | wo | 0x0 | Contains the physical address in memory to map the buffer registers. |
31:12 | RESEREVED1 | wo | 0x0 | Reserved |
1.2 : Block: RNG | 0x000000100 |
RNG_IMR | |||||||||||||||||||||||||||||||
RNG_ISR | |||||||||||||||||||||||||||||||
RNG_ICR | |||||||||||||||||||||||||||||||
TRNG_CONFIG | |||||||||||||||||||||||||||||||
TRNG_VALID | |||||||||||||||||||||||||||||||
EHR_DATA_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[31_0] . NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
EHR_DATA_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[63_32]. NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
EHR_DATA_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[95_64]. NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
EHR_DATA_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[127_96]. NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
EHR_DATA_4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[159_128]. NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
EHR_DATA_5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | EHR_DATA | ro | 0x0 | Contains the data collected in the TRNG[191_160]. NOTE: can only be set while in debug mode (rng_debug_enable input is set). |
RND_SOURCE_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RND_SRC_EN | rw | 0x0 | Enable signal for the random source. |
31:1 | RESERVED | rw | 0x0 | Reserved |
SAMPLE_CNT1 | |||||||||||||||||||||||||||||||
AUTOCORR_STATISTIC | |||||||||||||||||||||||||||||||
TRNG_DEBUG_CONTROL | |||||||||||||||||||||||||||||||
RNG_SW_RESET | |||||||||||||||||||||||||||||||
RNG_DEBUG_EN_INPUT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RNG_DEBUG_EN | ro | 0x0 | Reflects the rng_debug_enable input port |
31:1 | RESERVED | ro | 0x0 | Reserved |
RNG_BUSY | |||||||||||||||||||||||||||||||
RST_BITS_COUNTER | |||||||||||||||||||||||||||||||
RNG_VERSION | |||||||||||||||||||||||||||||||
RNG_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | wo | 0x0 | Writing value 1'b1 enables RNG clock. |
31:1 | RESERVED | wo | 0x0 | Reserved |
RNG_DMA_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | r/wc | 0x0 | Writing value 1'b1 enables RNG DMA to SRAM. The Value is cleared when DMA completes its operation. |
31:1 | RESERVED | r/wc | 0x0 | Reserved |
RNG_DMA_SRC_MASK | |||||||||||||||||||||||||||||||
RNG_DMA_SRAM_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
10:0 | RNG_SRAM_DMA_ADDR | rw | 0x0 | Defines the start address of the DMA for the TRNG data. |
31:11 | RESERVED | rw | 0x0 | Reserved |
RNG_DMA_SAMPLES_NUM | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | RNG_SAMPLES_NUM | rw | 0x0 | Defines the number of 192-bits samples that the DMA collects per RNG configuration. |
31:8 | RESERVED | rw | 0x0 | Reserved |
RNG_WATCHDOG_VAL | |||||||||||||||||||||||||||||||
RNG_DMA_STATUS | |||||||||||||||||||||||||||||||
1.3 : Block: CHACHA | 0x000000380 |
CHACHA_CONTROL_REG | |||||||||||||||||||||||||||||||
CHACHA_VERSION | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_VERSION | ro | 0x1 |
CHACHA_KEY0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY0 | wo | 0x0 | bits 255:224 of CHACHA Key |
CHACHA_KEY1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY1 | wo | 0x0 | bits 223:192 of CHACHA Key |
CHACHA_KEY2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY2 | wo | 0x0 | bits191:160 of CHACHA Key |
CHACHA_KEY3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY3 | wo | 0x0 | bits 159:128 of CHACHA Key |
CHACHA_KEY4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY4 | wo | 0x0 | bits 127:96 of CHACHA Key |
CHACHA_KEY5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY5 | wo | 0x0 | bits 95:64 of CHACHA Key |
CHACHA_KEY6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY6 | wo | 0x0 | bits 63:32 of CHACHA Key |
CHACHA_KEY7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_KEY7 | wo | 0x0 | bits 31:0 of CHACHA Key |
CHACHA_IV_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_IV_0 | rw | 0x0 | bits 31:0 of CHACHA_IV0 register |
CHACHA_IV_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_IV_1 | rw | 0x0 | bits 31:0 of CHACHA_IV1 register |
CHACHA_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CHACHA_BUSY | ro | 0x0 | CHACHA_BUSY Register. this register is set when the CHACHA/SALSA core is active |
31:1 | RESERVED | ro | 0x0 | Reserved |
CHACHA_HW_FLAGS | |||||||||||||||||||||||||||||||
CHACHA_BLOCK_CNT_LSB | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_BLOCK_CNT_LSB | rw | 0x0 | bits 31:0 of CHACHA_BLOCK_CNT_LSB register. This register holds the chacha block counter bits 31:0 |
CHACHA_BLOCK_CNT_MSB | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_BLOCK_CNT_MSB | rw | 0x0 | bits 31:0 of CHACHA_BLOCK_CNT_MSB register. This register holds the chacha block counter bits 63:32 |
CHACHA_SW_RESET | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CHACH_SW_RESET | wo | 0x0 | Writing to this address resets the only FSM of CHACHA engine. The reset takes 4 CORE_CLK cycles. |
31:1 | RESERVED | wo | 0x0 | Reserved |
CHACHA_FOR_POLY_KEY0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY0 | ro | 0x0 | bits 255:224 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY1 | ro | 0x0 | bits 223:192 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY2 | ro | 0x0 | bits191:160 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY3 | ro | 0x0 | bits 159:128 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY4 | ro | 0x0 | bits 127:96 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY5 | ro | 0x0 | bits 95:64 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY6 | ro | 0x0 | bits 63:32 of CHACHA_FOR_POLY_KEY |
CHACHA_FOR_POLY_KEY7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | CHACHA_FOR_POLY_KEY7 | ro | 0x0 | bits 31:0 of CHACHA_FOR_POLY_KEY |
CHACHA_BYTE_WORD_ORDER_CNTL_REG | |||||||||||||||||||||||||||||||
CHACHA_DEBUG_REG | |||||||||||||||||||||||||||||||
1.4 : Block: AES | 0x000000400 |
AES_KEY_0_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_0 | wo | 0x0 | bits 31:0 of AES Key0. |
AES_KEY_0_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_1 | wo | 0x0 | bits 63:32 of AES Key0. |
AES_KEY_0_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_2 | wo | 0x0 | bits 95:64 of AES Key0. |
AES_KEY_0_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_3 | wo | 0x0 | bits 127:96 of AES Key0. |
AES_KEY_0_4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_4 | wo | 0x0 | bits 159:128 of AES Key0 . |
AES_KEY_0_5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_5 | wo | 0x0 | bits 191:160 of AES Key0. |
AES_KEY_0_6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_6 | wo | 0x0 | bits 223:192 of AES Key0. |
AES_KEY_0_7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_0_7 | wo | 0x0 | bits 255:224 of AES Key0. |
AES_KEY_1_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_0 | wo | 0x0 | bits 31:0 of AES Key1. |
AES_KEY_1_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_1 | wo | 0x0 | bits 63:32 of AES Key1. |
AES_KEY_1_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_2 | wo | 0x0 | bits 95:64 of AES Key1. |
AES_KEY_1_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_3 | wo | 0x0 | bits 127:96 of AES Key1. |
AES_KEY_1_4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_4 | wo | 0x0 | bits 159:128 of AES Key1. |
AES_KEY_1_5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_5 | wo | 0x0 | bits 191:160 of AES Key1. |
AES_KEY_1_6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_6 | wo | 0x0 | bits 223:192 of AES Key1. |
AES_KEY_1_7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_KEY_1_7 | wo | 0x0 | bits 255:224 of AES Key1. |
AES_IV_0_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_0_0 | r/wc | 0x0 | bits 31:0 of AES_IV0 register. For the description of AES_IV0, see the AES_IV_0_0 register description |
AES_IV_0_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_0_1 | r/wc | 0x0 | bits 63:32 of AES_IV0 register. For the description of AES_IV0, see the AES_IV_0_0 register description |
AES_IV_0_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_0_2 | r/wc | 0x0 | bits 95:64 of AES_IV0 register. For the description of AES_IV0, see the AES_IV_0_0 register description |
AES_IV_0_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_0_3 | r/wc | 0x0 | bits 127:96 of AES_IV0 register. For the description of AES_IV0, see the AES_IV_0_0 register description |
AES_IV_1_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_1_0 | r/wc | 0x0 | bits 31:0 of AES_IV1 register. For the description of AES_IV1, see the AES_IV_1_0 register description |
AES_IV_1_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_1_1 | r/wc | 0x0 | bits 63:32 of AES_IV1 register. For the description of AES_IV1, see the AES_IV_1_0 register description |
AES_IV_1_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_1_2 | r/wc | 0x0 | bits 95:64 of AES_IV1 register. For the description of AES_IV1, see the AES_IV_1_0 register description |
AES_IV_1_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_IV_1_3 | r/wc | 0x0 | bits 127:96 of AES_IV1 register. For the description of AES_IV1, see the AES_IV_1_0 register description |
AES_CTR_0_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_CTR_0_0 | r/wc | 0x0 | bits 31:0 of AES_CTR0 register. For the description of AES_CTR0, see the AES_CTR_0_0 register description |
AES_CTR_0_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_CTR_0_1 | r/wc | 0x0 | bits 63:32 of AES_CTR0 register. For the description of AES_CTR0, see the AES_CTR_0_0 register description |
AES_CTR_0_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_CTR_0_2 | r/wc | 0x0 | bits 95:64 of AES_CTR0 register. For the description of AES_CTR0, see the AES_CTR_0_0 register description |
AES_CTR_0_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AES_CTR_0_3 | r/wc | 0x0 | bits 127:96 of AES_CTR0 register. For the description of AES_CTR0, see the AES_CTR_0_0 register description |
AES_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AES_BUSY | ro | 0x0 | AES_BUSY Register. this register is set when the AES core is active |
31:1 | RESERVED | ro | 0x0 | 31'b0 |
AES_SK | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AES_SK | wm | 0x0 | writing to this address causes sampling of the HW key to the AES_KEY0 register |
31:1 | RESERVED | wm | 0x0 | Reserved |
AES_CMAC_INIT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AES_CMAC_INIT | wo | 0x0 | Writing to this address starts the generating of K1 and K2 for AES CMAC operations |
31:1 | RESERVED | wo | 0x0 | Reserved |
AES_SK1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AES_SK1 | wm | 0x0 | writing to this address causes sampling of the HW key to the AES_KEY1 register |
31:1 | RESERVED | wm | 0x0 | Reserved |
AES_REMAINING_BYTES | |||||||||||||||||||||||||||||||
AES_CONTROL | |||||||||||||||||||||||||||||||
AES_HW_FLAGS | |||||||||||||||||||||||||||||||
AES_CTR_NO_INCREMENT | |||||||||||||||||||||||||||||||
AES_DFA_IS_ON | |||||||||||||||||||||||||||||||
AES_DFA_ERR_STATUS | |||||||||||||||||||||||||||||||
AES_CMAC_SIZE0_KICK | |||||||||||||||||||||||||||||||
1.5 : Block: HASH | 0x000000640 |
HASH_H0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H0 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H1 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H2 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H3 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H4 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H5 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H5 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H6 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H6 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H7 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H7 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
HASH_H8 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_H8 | r/wc | 0x0 | 1) Write initial Hash value. 2) Read final Hash value - result. |
AUTO_HW_PADDING | |||||||||||||||||||||||||||||||
HASH_XOR_DIN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HASH_XOR_DATA | rw | 0x0 | This register holds the value to be xor-ed with hash input data. |
LOAD_INIT_STATE | |||||||||||||||||||||||||||||||
HASH_SEL_AES_MAC | |||||||||||||||||||||||||||||||
HASH_VERSION | |||||||||||||||||||||||||||||||
HASH_CONTROL | |||||||||||||||||||||||||||||||
HASH_PAD_EN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | rw | 0x1 | 1 - Enable generation of padding by HW Pad block. 0 - Disable generation of padding by HW Pad block. |
31:1 | RESERVED | rw | 0x0 | Reserved |
HASH_PAD_CFG | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
1:0 | RESERVED0 | rw | 0x0 | Reserved |
2:2 | DO_PAD | rw | 0x0 | Enable Padding generation. must be reset upon completion of padding. |
31:3 | RESERVED1 | rw | 0x0 | Reserved |
HASH_CUR_LEN_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | Length | rw | 0x0 | Represent the current length of valid bits where digest need to be computed In Bytes. |
HASH_CUR_LEN_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | Length | rw | 0x0 | Represent the current length of valid bits where digest need to be computed In Bytes. |
HASH_PARAM | |||||||||||||||||||||||||||||||
HASH_AES_SW_RESET | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HASH_AES_SW_RESET | wo | 0x0 | Hash receive reset internally. |
31:1 | RESERVED | wo | 0x0 | Reserved |
HASH_ENDIANESS | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | ENDIAN | rw | 0x1 | The default value is little-endian. The data and generation of padding can be swapped to be big-endian. |
31:1 | RESERVED | rw | 0x0 | Reserved |
1.6 : Block: MISC | 0x000000800 |
AES_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | rw | 0x0 | @1'b1 - the AES clock is enabled. @1'b0 - the AES clock is disabled. |
31:1 | RESERVED | rw | 0x0 | Reserved |
HASH_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | rw | 0x0 | @1'b1 - the HASH clock is enabled. @1'b0 - the HASH clock is disabled. |
31:1 | RESERVED | rw | 0x0 | Reserved |
PKA_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | rw | 0x0 | @1'b1 - the PKA clock is enabled. @1'b0 - the PKA clock is disabled. |
31:1 | RESERVED | rw | 0x0 | Reserved |
DMA_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | rw | 0x0 | @1'b1 - the DMA clock is enabled. @1'b0 - the DMA clock is disabled. |
31:1 | RESERVED | rw | 0x0 | Reserved |
CLK_STATUS | |||||||||||||||||||||||||||||||
CHACHA_CLK_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EN | wo | 0x0 | @1'b1 - the CHACHA / SALSA clock is enabled. @1'b0 - the CHACHA / SALSA clock is disabled. |
31:1 | RESERVED | wo | 0x0 | Reserved |
1.7 : Block: CC_CTL | 0x000000900 |
CRYPTO_CTL | |||||||||||||||||||||||||||||||
CRYPTO_BUSY | |||||||||||||||||||||||||||||||
HASH_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HASH_BUSY | ro | 0x0 | @1'b0 - Ready @1'b1 - Busy Asserted when hash engine is busy. |
31:1 | RESERVED | ro | 0x0 | Reserved |
CONTEXT_ID | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | CONTEXT_ID | rw | 0x0 | Context ID |
31:8 | RESERVED | rw | 0x0 | Reserved |
1.8 : Block: GHASH | 0x000000960 |
GHASH_SUBKEY_0_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | GHASH_SUBKEY_0_0 | wo | 0x0 | Bits 31:0 of GHASH Key0. |
GHASH_SUBKEY_0_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | GHASH_SUBKEY_0_1 | wo | 0x0 | Bits 63:32 of GHASH Key0. |
GHASH_SUBKEY_0_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | GHASH_SUBKEY_0_2 | wo | 0x0 | Bits 95:64 of GHASH Key0. |
GHASH_SUBKEY_0_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | GHASH_SUBKEY_0_3 | wo | 0x0 | Bits 127:96 of GHASH Key0. |
GHASH_IV_0_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | GHASH_IV_0_0 | r/wc | 0x0 | Bits 31:0 of GHASH_IV0 register of the GHASH module. For the description of GHASH_IV0, see the GHASH_0_0 register description |
GHASH_IV_0_1 | |||||||||||||||||||||||||||||||
GHASH_IV_0_2 | |||||||||||||||||||||||||||||||
GHASH_IV_0_3 | |||||||||||||||||||||||||||||||
GHASH_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | GHASH_BUSY | ro | 0x0 | GHASH_BUSY Register. this register is set when the GHASH core is active |
31:1 | RESERVED | ro | 0x0 | Reserved |
GHASH_INIT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | GHASH_INIT | wo | 0x0 | Writing to this address sets the GHASH engine to be ready to a new GHASH operation. |
31:1 | RESERVED | wo | 0x0 | Reserved |
1.9 : Block: HOST_RGF | 0x000000A00 |
HOST_RGF_IRR | |||||||||||||||||||||||||||||||
HOST_RGF_IMR | |||||||||||||||||||||||||||||||
HOST_RGF_ICR | |||||||||||||||||||||||||||||||
HOST_RGF_ENDIAN | |||||||||||||||||||||||||||||||
HOST_RGF_SIGNATURE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_SIGNATURE | ro | 0x | Identification “signature”: always returns a fixed value, used by Host driver to verify CryptoCell presence at this address. |
HOST_BOOT | |||||||||||||||||||||||||||||||
HOST_CRYPTOKEY_SEL | |||||||||||||||||||||||||||||||
HOST_CORE_CLK_GATING_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HOST_CORE_CLK_GATING_ENABLE | rw | 0x0 | Enable the core clk gating, |
31:1 | RESERVED | rw | 0x0 | Reserved Note: This is a special register, this registers |
HOST_CC_IS_IDLE | |||||||||||||||||||||||||||||||
HOST_POWERDOWN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HOST_POWERDOWN | rw | 0x0 | Power down enable register. |
31:1 | RESERVED | rw | 0x0 | Reserved Note: This is a special register, this registers |
HOST_REMOVE_GHASH_ENGINE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HOST_REMOVE_GHASH_ENGINE | ro | 0x0 | Read the Remove_chacha_engine input |
31:1 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
HOST_REMOVE_CHACHA_ENGINE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HOST_REMOVE_CHACHA_ENGINE | ro | 0x0 | Read the Remove_ghash_engine input |
31:1 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
1.10 : Block: AHB | 0x000000B00 |
AHBM_SINGLES | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AHB_SINGLES | rw | 0x0 | Force ahb singles |
31:1 | RESERVED | rw | 0x0 | Reserved |
AHBM_HPROT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
3:0 | AHB_PROT | rw | 0x0 | The ahb prot value |
31:4 | RESERVED | rw | 0x0 | Reserved |
AHBM_HMASTLOCK | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AHB_HMASTLOCK | rw | 0x0 | The hmastlock value. |
31:1 | RESERVED | rw | 0x0 | Reserved |
AHBM_HNONSEC | |||||||||||||||||||||||||||||||
1.11 : Block: DIN | 0x000000C00 |
DIN_BUFFER | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | DIN_BUFFER_DATA | wo | 0x0 | This register is mapped into 8 addresses in order to enable a CPU burst. |
DIN_MEM_DMA_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | DIN_MEM_DMA_BUSY | ro | 0x0 | DIN memory DMA busy: @1'b1 - busy @1'b0 - not busy |
31:1 | RESERVED | ro | 0x0 | Reserved |
SRC_LLI_WORD0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SRC_LLI_WORD0 | wo | 0x0 | Source address within memory. |
SRC_LLI_WORD1 | |||||||||||||||||||||||||||||||
SRAM_SRC_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SRAM_SOURCE | rw | 0x0 | SRAM source base address of data |
DIN_SRAM_BYTES_LEN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | BYTES_LEN | r/wc | 0x0 | Size of data to read from SRAM (bytes). This is the trigger to the SRAM SRC DMA. |
DIN_SRAM_DMA_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | BUSY | ro | 0x0 | DIN SRAM DMA busy: @1'b1 - busy @1'b0 - not busy |
31:1 | RESERVED | ro | 0x0 | Reserved |
DIN_SRAM_ENDIANNESS | |||||||||||||||||||||||||||||||
DIN_CPU_DATA_SIZE | |||||||||||||||||||||||||||||||
FIFO_IN_EMPTY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | EMPTY | ro | 0x1 | 1'b1 - FIFO empty |
31:1 | RESERVED | ro | 0x0 | Reserved |
DIN_FIFO_RST_PNTR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RST | wo | 0x0 | Writing any value to this address resets the DIN_FIFO pointers. |
31:1 | RESERVED | wo | 0x0 | Reserved |
1.12 : Block: DOUT | 0x000000D00 |
DOUT_BUFFER | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | DOUT_BUFFER_DATA | ro | 0x0 | This address can be used by the CPU to read data directly from the DOUT buffer. |
DOUT_MEM_DMA_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | DOUT_MEM_DMA_BUSY | ro | 0x0 | DOUT memory DMA busy: @1'b1 - busy @1'b0 - not busy |
31:1 | RESERVED | ro | 0x0 | Reserved |
DST_LLI_WORD0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | DST_LLI_WORD0 | wo | 0x0 | Destination address within memory |
DST_LLI_WORD1 | |||||||||||||||||||||||||||||||
SRAM_DEST_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SRAM_DEST | rw | 0x0 | SRAM destination base address for data. |
DOUT_SRAM_BYTES_LEN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | BYTES_LEN | r/wc | 0x0 | Size of data to write to SRAM (bytes). This is the trigger to the SRAM DST DMA. |
DOUT_SRAM_DMA_BUSY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | BUSY | ro | 0x0 | @1'b0 - all data was written to SRAM. @1'b1 - DOUT SRAM DMA busy. |
31:1 | RESERVED | ro | 0x0 | Reserved |
DOUT_SRAM_ENDIANNESS | |||||||||||||||||||||||||||||||
READ_ALIGN_LAST | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | LAST | wo | 0x0 | 1'b1 - Flush the read aligner content (used for reading the last data). |
31:1 | RESERVED | wo | 0x0 | Reserved |
DOUT_FIFO_EMPTY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | DOUT_FIFO_EMPTY | ro | 0x1 | @1'b0 - DOUT FIFO is not empty @1'b1 - DOUT FIFO is empty |
31:1 | RESERVED | ro | 0x0 | Reserved |
1.13 : Block: HOST_SRAM | 0x000000F00 |
SRAM_DATA | |||||||||||||||||||||||||||||||
SRAM_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
14:0 | SRAM_ADDR | wo | 0x0 | SRAM starting address |
31:15 | RESERVED | wo | 0x0 | 17'b0 |
SRAM_DATA_READY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | SRAM_READY | ro | 0x1 | SRAM content is ready for read in SRAM_DATA. |
31:1 | RESERVED | ro | 0x0 | Reserved |
1.14 : Block: ID_REGISTERS | 0x000000F10 |
PERIPHERAL_ID_4 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
3:0 | DES_2_JEP106 | ro | 0x | Continuation Code. 0x4 for ARM products. |
31:4 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
PIDRESERVED0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
PIDRESERVED1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
PIDRESERVED2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
PERIPHERAL_ID_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | PART_0 | ro | 0x | Identification register part number, bits[7:0] |
31:8 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
PERIPHERAL_ID_1 | |||||||||||||||||||||||||||||||
PERIPHERAL_ID_2 | |||||||||||||||||||||||||||||||
PERIPHERAL_ID_3 | |||||||||||||||||||||||||||||||
COMPONENT_ID_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | PRMBL_0 | ro | 0x | constant 0xD |
31:8 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
COMPONENT_ID_1 | |||||||||||||||||||||||||||||||
COMPONENT_ID_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | PRMBL_2 | ro | 0x | constant 0x5 |
31:8 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
COMPONENT_ID_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | PRMBL_3 | ro | 0x | constant 0xB1 |
31:8 | RESERVED | ro | 0x0 | Reserved Note: This is a special register, this registers |
1.15 : Block: AO | 0x000001E00 |
HOST_DCU_EN0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_EN0 | rw | 0x0 | Debug Control Unit (DCU) Enable bits. |
HOST_DCU_EN1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_EN1 | rw | 0x0 | Debug Control Unit (DCU) Enable bits. |
HOST_DCU_EN2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_EN2 | rw | 0x0 | Debug Control Unit (DCU) Enable bits. |
HOST_DCU_EN3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_EN3 | rw | 0x0 | Debug Control Unit (DCU) Enable bits. |
HOST_DCU_LOCK0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_LOCK0 | rw | 0x0 | DCU_lock [31:0] register (a dedicated lock register per DCU bit). |
HOST_DCU_LOCK1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_LOCK1 | rw | 0x0 | DCU_lock [63:32] register (a dedicated lock register per DCU bit). |
HOST_DCU_LOCK2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_LOCK2 | rw | 0x0 | DCU_lock [95:64] register (a dedicated lock register per DCU bit). |
HOST_DCU_LOCK3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | HOST_DCU_LOCK3 | rw | 0x0 | DCU_lock [127:96] register (a dedicated lock register per DCU bit). |
AO_ICV_DCU_RESTRICTION_MASK0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AO_ICV_DCU_RESTRICTION_MASK0 | ro | 0x | AO_ICV_DCU_RESTRICTION_MASK [31:0] parameter, that will be a customer modifiable. |
AO_ICV_DCU_RESTRICTION_MASK1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AO_ICV_DCU_RESTRICTION_MASK1 | ro | 0x | AO_ICV_DCU_RESTRICTION_MASK [63:32] parameter, that will be a customer modifiable. |
AO_ICV_DCU_RESTRICTION_MASK2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AO_ICV_DCU_RESTRICTION_MASK2 | ro | 0x0 | AO_ICV_DCU_RESTRICTION_MASK [95:64] parameter, that will be a customer modifiable. |
AO_ICV_DCU_RESTRICTION_MASK3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | AO_ICV_DCU_RESTRICTION_MASK3 | ro | 0x0 | AO_ICV_DCU_RESTRICTION_MASK [127:96] parameter, that will be a customer modifiable. |
AO_CC_SEC_DEBUG_RESET | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AO_CC_SEC_DEBUG_RESET | ro | 0x0 | For resets Cerberus, and prevents loading the HW keys after that reset |
31:1 | RESERVED | ro | 0x0 | Reserved |
HOST_AO_LOCK_BITS | |||||||||||||||||||||||||||||||
AO_APB_FILTERING | |||||||||||||||||||||||||||||||
AO_CC_GPPC | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | AO_CC_GPPC | ro | 0x0 | The AO_CC_GPPC value |
31:8 | RESERVED | ro | 0x0 | reserved |
HOST_RGF_CC_SW_RST | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | HOST_RGF_CC_SW_RST | wo | 0x0 | Writing '1' to this field generates a general reset to CryptoCell. |
31:1 | RESERVED | wo | 0x0 | Reserved |
1.16 : Block: NVM | 0x000001F00 |
AIB_FUSE_PROG_COMPLETED | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | AIB_FUSE_PROG_COMPLETED | ro | 0x0 | Indicates if the fuse programming operation has been completed. |
31:1 | RESERVED | ro | 0x0 | Reserved |
NVM_DEBUG_STATUS | |||||||||||||||||||||||||||||||
LCS_IS_VALID | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | LCS_IS_VALID_REG | ro | 0x0 | Indicates whether LCS is valid. |
31:1 | RESERVED | ro | 0x0 | Reserved |
NVM_IS_IDLE | |||||||||||||||||||||||||||||||
LCS_REG | |||||||||||||||||||||||||||||||
HOST_SHADOW_KDR_REG | |||||||||||||||||||||||||||||||
HOST_SHADOW_KCP_REG | |||||||||||||||||||||||||||||||
HOST_SHADOW_KCE_REG | |||||||||||||||||||||||||||||||
HOST_SHADOW_KPICV_REG | |||||||||||||||||||||||||||||||
HOST_SHADOW_KCEICV_REG | |||||||||||||||||||||||||||||||
OTP_ADDR_WIDTH_DEF | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
3:0 | OTP_ADDR_WIDTH_DEF | ro | 0x | Holds the OTP_ADDR_WIDTH_DEF value. |
31:4 | RESERVED | ro | 0x0 | Reserved |
1.17 : Block: ENV_CC_MEMORIES | 0x060004000 |
ENV_FUSE_READY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | FUSE_READY | wo | 0x0 | 1'0 - FUSE ready kept low , 1'1 - FUSE ready released |
31:1 | RESERVED | wo | 0x0 | 31'b0 |
ENV_PERF_RAM_MASTER | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | PERF_RAM_MASTER | wo | 0x0 | 1'b0 - sw_monitor_sni0er, 1'b1 - HOST |
31:1 | RESERVED | wo | 0x0 | selects who's the Performance RAM master |
ENV_PERF_RAM_ADDR_HIGH4 | |||||||||||||||||||||||||||||||
ENV_FUSES_RAM | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FUSE_VAL | r/wc | 0x0 | Fuse value |
1.18 : Block: FPGA_ENV_REGS | 0x060005000 |
ENV_FPGA_PKA_DEBUG_MODE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | PKA_DEBUG_MODE | rw | 0x0 | 1'b1 - PKA in debug mode |
31:1 | RESERVED | rw | 0x0 | 0 |
ENV_FPGA_SCAN_MODE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | SCAN_MODE | wo | 0x0 | when Scan mode is set RKEKs are reset |
31:1 | RESERVED | wo | 0x0 | 0 |
ENV_FPGA_CC_ALLOW_SCAN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CC_ALLOW_SCAN | ro | 0x1 | When low scan can not be performed. Reset value is: 1'b1 |
31:1 | RESERVED | ro | 0x0 | 0 |
ENV_FPGA_CC_HOST_INT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CC_HOST_INT | ro | 0x0 | CryptoCell interrupt to Host Active High |
31:1 | RESERVED | ro | 0x0 | 0 |
ENV_FPGA_CC_PUB_HOST_INT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CC_PUB_HOST_INT | ro | 0x0 | CryptoCell interrupt to public Host Active High |
31:1 | RESERVED | ro | 0x0 | 0 |
ENV_FPGA_CC_RST_N | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | CC_RST_N | wo | 0x0 | 1'b1 - generate reset cycle towards CryptoCell |
31:1 | RESERVED | wo | 0x0 | generate reset cycle towards CryptoCell |
ENV_FPGA_RST_OVERRIDE | |||||||||||||||||||||||||||||||
ENV_FPGA_CC_POR_N_ADDR | |||||||||||||||||||||||||||||||
ENV_FPGA_CC_COLD_RST | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | ENV_CC_COLD_RST | wo | 0x0 | CryptoCell cold reset assertion |
31:1 | RESERVED | wo | 0x0 | CryptoCell cold reset |
ENV_FPGA_DUMMY_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | ENV_DUMMY_ADDR | rw | 0x0 | 0 |
ENV_FPGA_COUNTER_CLR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | COUNTER_CLR | wo | 0x0 | 1'b1 - clear/start counter |
31:1 | RESERVED | wo | 0x0 | clear and start the SW counter |
ENV_FPGA_COUNTER_RD | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | COUNTER_VAL | ro | 0x0 | SW counter value |
ENV_FPGA_RNG_DEBUG_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | DEBUG_EN | wo | 0x0 | 1'b1 - RNG debug port asserted |
31:1 | RESERVED | wo | 0x0 | 31'b0 |
ENV_FPGA_CC_LCS | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | LCS | ro | 0x0 | LCS data |
31:8 | RESERVED | ro | 0x0 | 24'b0 |
ENV_FPGA_CC_IS_CM_DM_SECURE_RMA | |||||||||||||||||||||||||||||||
ENV_FPGA_DCU_EN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | DCU_EN | ro | 0x0 | Every bit in this sets of bits sets the matching dcu_en signal to a single dcu. |
ENV_FPGA_CC_LCS_IS_VALID | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | LCS_IS_VALID | ro | 0x0 | LCS data is valid |
31:1 | RESERVED | ro | 0x0 | 31'b0 |
ENV_FPGA_POWER_DOWN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | ENV_POWER_DOWN | wo | 0x0 | write pulse of power down indication. Used for Internal DX simulations ONLY ! |
ENV_FPGA_DCU_H_EN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | DCU_EN | ro | 0x0 | Every bit in this sets of bits sets the matching dcu_en signal to a single dcu. |
ENV_FPGA_VERSION | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FPGA_VERSION | ro | 0x0 | Define the FPGA version. |
ENV_FPGA_ROSC_WRITE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | ROSC_PSEL | wo | 0x0 | rosc psel |
31:1 | RESERVED | wo | 0x0 | 31'b0 |
ENV_FPGA_ROSC_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | ROSC_ADDR | wo | 0x0 | rosc address |
31:8 | RESERVED | wo | 0x0 | 24'b0 |
ENV_FPGA_RESET_SESSION_KEY | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | RESET_SESSION_KEY | wo | 0x0 | async reset for the session key - (fpga env only) |
31:1 | RESERVED | wo | 0x0 | 31'b0 |
ENV_FPGA_SESSION_KEY_0 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SESSION_KEY_0 | wo | 0x0 | Session key 0 |
ENV_FPGA_SESSION_KEY_1 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SESSION_KEY_1 | wo | 0x0 | Session key 1 |
ENV_FPGA_SESSION_KEY_2 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SESSION_KEY_2 | wo | 0x0 | Session key 2 |
ENV_FPGA_SESSION_KEY_3 | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | SESSION_KEY_3 | wo | 0x0 | Session key 3 |
ENV_FPGA_SESSION_KEY_VALID | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | SESSION_KEY_VALID | wo | 0x0 | Session key valid |
31:1 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_SPIDEN | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | SPIDEN | rw | 0x0 | spiden value |
31:1 | RESERVED | rw | 0x0 | reserved |
ENV_FPGA_AXIM_USER_PARAMS | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
4:0 | ARUSER | rw | 0x0 | aruser override value |
9:5 | AWUSER | rw | 0x0 | awuser override value |
31:10 | RESERVED | rw | 0x0 | reserved |
ENV_FPGA_SECURITY_MODE_OVERRIDE | |||||||||||||||||||||||||||||||
ENV_FPGA_SRAM_ENABLE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
0:0 | SRAM_ENABLE | wo | 0x0 | sram enable bit |
31:1 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_APB_FIPS_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
11:0 | FIPS_ADDR | wo | 0x0 | SECURE HOST FIPS register offset |
31:12 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_APB_FIPS_VAL | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_DATA | wo | 0x0 | SECURE HOST FIPS data |
ENV_FPGA_APB_FIPS_MASK | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_MASK | wo | 0x0 | SECURE HOST FIPS data mask |
ENV_FPGA_APB_FIPS_CNT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_CNT | wo | 0x0 | SECURE HOST FIPS CNT |
ENV_FPGA_APB_FIPS_NEW_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
11:0 | FIPS_NEW_ADDR | wo | 0x0 | SECURE HOST FIPS NEW register offset |
31:12 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_APB_FIPS_NEW_VAL | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_DATA | wo | 0x0 | SECURE HOST FIPS NEW data |
ENV_FPGA_APB_PPROT_OVERRIDE | |||||||||||||||||||||||||||||||
ENV_FPGA_APBP_FIPS_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
11:0 | FIPS_ADDR | wo | 0x0 | PUBLIC HOST FIPS register offset |
31:12 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_APBP_FIPS_VAL | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_DATA | wo | 0x0 | PUBLIC HOST FIPS data |
ENV_FPGA_APBP_FIPS_MASK | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_MASK | wo | 0x0 | PUBLIC HOST FIPS data mask |
ENV_FPGA_APBP_FIPS_CNT | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_CNT | wo | 0x0 | PUBLIC HOST FIPS CNT |
ENV_FPGA_APBP_FIPS_NEW_ADDR | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
11:0 | FIPS_NEW_ADDR | wo | 0x0 | PUBLIC HOST FIPS NEW register offset |
31:12 | RESERVED | wo | 0x0 | reserved |
ENV_FPGA_APBP_FIPS_NEW_VAL | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | FIPS_DATA | wo | 0x0 | PUBLIC HOST FIPS NEW data |
ENV_FPGA_AO_CC_GPPC | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
7:0 | AO_CC_GPPC | ro | 0x0 | AO_CC_GPPC |
31:8 | RESERVED | ro | 0x0 | reserved |
1.19 : Block: ENV_PERF_RAM_BASE | 0x060006000 |
ENV_PERF_RAM_BASE | |||||||||||||||||||||||||||||||
bits | Field name | permission | default | Description |
31:0 | PERF_RAM_D | ro | 0x0 | Data read from performance RAM |